<< Вернуться у выбору материала

3. Лекция: Арифметико-логическое устройство

Введите ваш запрос для начала поиска.

http://www.mirklein.com/ заказ и Доставка воздушных шаров в Одессе. . Стоит покупать готовый или собрать компьютер http://www.supercomp.kiev.ua.

Рассматриваются особенности реализации арифметико-логического устройства компьютера на примере проектирования АЛУ для умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя.

Классическая ЭВМ состоит из трех основных устройств: арифметико-логического устройства, устройства управления и запоминающего устройства. Рассмотрим особенности организации этих устройств. Прежде всего, рассмотрим структуру арифметико-логического устройства.

В современных ЭВМ арифметико-логическое устройство не является самостоятельным схемотехническим блоком. Оно входит в состав микропроцессора, на котором строится компьютер. Однако знание структуры и принципов работы АЛУ весьма важно для понимания работы компьютера в целом. Для лучшего понимания этих вопросов проведем синтез арифметического устройства, предназначенного для выполнения только одной операции – умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя [13]. В ходе этого процесса также обратим внимание на особенности использования рассмотренных выше основных схемотехнических элементов ЭВМ.

Синтез АЛУ проходит в несколько этапов. Сначала необходимо выбрать метод, по которому предполагается выполнение операции, и составить алгоритм соответствующих действий. Исходя из алгоритма и формата исходных данных, следует определить набор составляющих АЛУ элементов. Затем требуется определить связи между элементами, установить порядок функционирования устройства и временную диаграмму управляющих сигналов, которые должны быть поданы на АЛУ от устройства управления.

Пустьоперанды имеют вид:

[X]пк = x0x1x2…xn
[Y]пк = y0y1y2…yn

где x0, y0 – знаковые разряды.

Операция умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя выполняется по следующей формуле:

Sign Z = Sign X  Sign Y
|Z| = y1•|X|•2-1+ y2•|X|•2-2 +…+yn•|X|•2-n

[X]пк = 0.1101 ; Sign X = 0
[Y]пк = 1.1011 ; Sign Y = 1
Sign Z = 0  1 = 1
|X| = 0.1101
|Y| = 0.1011
          y1y2y3y4
        +0.00000000  |Z| = 0
y1 = 1   0.01101000  1•|X|•2-1
        +0.01101000  |Z| = |Z| + |X|•2-1
y2 = 0   0.00000000  0*|X |•2-2
        +0.01101000  |Z| = |Z| + 0
y3 = 1   0.00011010  1•|X|•2-3 
        +0.10000010  |Z| = |Z| + |X|•2-3
y4 = 1   0.00001101  1•|X|•2-4    
         0.10001111  |Z| = |Z| + |X|•2-4

Алгоритм операции умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя

Рис. 3.1. Алгоритм операции умножения чисел с фиксированной запятой, заданных в прямом коде, со старших разрядов множителя

Схема Разрядность Функции Управляющий сигнал
Регистр модуля множимого RGX 8 Загрузка. Сдвиг в сторону младших разрядов. УС1 УС2
Регистр модуля множителя RGY 4 Загрузка. Сдвиг в сторону старших разрядов. УС3 УС4
Регистр модуля результата RGZ 8 Загрузка. Установка в "0". УС5 УС6
Триггер знака множимого TX   Загрузка УС7
Триггер знака множителя TY   Загрузка УС8
Триггер знака результата TZ   Загрузка УС9
АЛУ 8 Комбинационный сумматор  
Комбинационные схемы   Получение на входе АЛУ сигналов "0" или RGX в зависимости от значения yi  

Таблица 3.1

Структурная схема устройства представлена на рис. 3.2.

Временная диаграмма управляющих сигналов, поступающих на арифметико-логическое устройство, показана на рис. 3.3.

Структурная схема арифметического устройства для выполнения операции умножения со старших разрядов множителя чисел, заданных в прямом коде

Рис. 3.2. Структурная схема арифметического устройства для выполнения операции умножения со старших разрядов множителя чисел, заданных в прямом коде

Временная диаграмма управляющих сигналов

Рис. 3.3. Временная диаграмма управляющих сигналов

Рейтинг@Mail.ru